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Encoding:
Internet Message Format  |  1996-08-05  |  2.8 KB
  1. Path: newsflash.hol.gr!news
  2. From: lmike@prometheus.hol.gr (Mike Lalaounis)
  3. Newsgroups: comp.sys.amiga.programmer,comp.sys.amiga.games,alt.sys.amiga.demos
  4. Subject: Re: 68040/68060 question
  5. Date: Mon, 15 Apr 1996 00:50:54 GMT
  6. Organization: Software Innovations EUROPE
  7. Message-ID: <31719b9f.7057939@news.hol.gr>
  8. References: <622.6677T1176T824@mbox.vol.it>
  9. Reply-To: lmike@hol.gr
  10. NNTP-Posting-Host: dmbbs4.hol.gr
  11. X-Newsreader: Forte Agent .99d/32.168
  12.  
  13. On 13 Apr 1996 18:01:18 GMT, bizzetti@mbox.vol.it (Fabio Bizzetti) wrote:
  14.  
  15. >
  16. >
  17. >A question to who has a 68040/68060 manual:
  18. >
  19. >is it possible to disable burst modes in datacache? the Blizzard1260 doesn't
  20. >allow it (its CPU060 command), is it a 68060 limitation or just the command?
  21. >
  22. >Thanks for info.
  23. >
  24. >
  25. >  /-----------------------------------------------------------------------\
  26. >  |  Fabio "Maverick" Bizzetti - bizzetti@mbox.vol.it - Maverick* at IRC  |
  27. >  |            The maker of "CyberMan" and "Virtual Karting"              |
  28. >  |              working on "VirtualRally" & "StarFighter"                |
  29. >  \-----------------------------------------------------------------------/
  30. >
  31. >
  32. >
  33.  
  34. About 68040 which has 2 4Kb caches (instruction and data):
  35.  
  36. Both 4-way set-associative caches have 64 sets of four, 16-byte lines. Each
  37. cache line contains an address tag, status information, and four long words of
  38. data. The address tag contains the upper 22 bits of the physical address. The
  39. status information for the instruction cache consists of a single valid bit for
  40. the entire line. The status information for the data cache contains a valid bit,
  41. as well as four additional bits to indicate dirty status for each long word in
  42. the line. SINCE EVERY VALIDITY IS PROVIDED ONLY ON A LINE BASIS, AN ENTIRE LINE
  43. MUST BE LOADED FROM SYSTEM MEMORY IN ORDER FOR THE CACHE TO STORE AN ENTRY. ONLY
  44. BURST MODE ACCESSES THAT SUCCESSFULLY READ FOUR LONG WORDS CAN BE CACHED. Memory
  45. devices unable to support bursting can respond to line read or write accesses by
  46. asserting Transfer-Burst-Inhibit, forcing the processor to complete the access
  47. as a sequence of long-word accesses.
  48.  
  49. I think that explains everything!! :)
  50.  
  51.  
  52.  
  53.  
  54. --
  55.  
  56. *******************************************************************************
  57. * Mike Lalaounis              National Technical University of Athens, Greece * 
  58. * lmike@hol.gr          Professional Programmer/Analyst, Databases/AI - 3D/VR *
  59. *                                                                             *
  60. * Assembly,C++,AI,Psychology,Maths,Physics,Astronomy... this trip never ends! *
  61. *-----------------------------------------------------------------------------*
  62. *              http://ourworld.compuserve.com/homepages/sieurope              *
  63. *                     Soon with my own web page... ;-)                        *
  64. *******************************************************************************
  65.